这两年"X纳米制程"这个词大家听的特别多，手机厂商发布会上动不动就说3nm、2nm，新闻里动不动就出来个"1nm晶体管诞生"的标题，很多人看完特别激动，觉得芯片性能马上要翻倍了。但也有不少人有疑问：这个"1nm"到底指什么？跟以前7nm、3nm是一个尺度吗？摩尔定律真的还能继续往前走吗？今天就聊聊制程命名这点事，以及1nm技术背后的真实意义。

首先得戳破一个误区：现在芯片厂商标称的"制程节点数字"，早就不是晶体管栅极的真实物理长度了。早年的28nm、40nm，那个数字确实大致对应着栅极长度，多少纳米就是多少纳米。但是到了14nm、10nm以后，各家的制程命名就开始"营销化"了，同样叫7nm，台积电、三星、Intel的实际晶体管密度差不少，说白了就是各家用自己的名字，没有统一的物理标准。所以新闻里说的"1nm晶体管"，更多是实验室里做出的一个器件原型，而不是量产的1nm工艺节点，别看到1nm就觉得明年手机能用上1nm芯片了。

为什么我们这么在意晶体管越做越小？因为芯片本质上就是一堆晶体管拼起来的电路，单个晶体管越小，同样面积的晶圆上能放的晶体管越多，芯片性能越强、功耗越低、单位成本越便宜。摩尔定律说的就是每隔18到24个月，同样面积上的晶体管数量翻一倍，过去几十年半导体行业就是靠这个节奏往前走的。但晶体管做到5nm、3nm之后，经典的平面MOSFET结构已经逼近物理极限了，沟道太短就会出现漏电，关都关不住，所以现在的先进制程都改成了FinFET（鳍式场效应管），沟道像个竖立的鱼鳍，栅极三面包裹住沟道，能更好地控制漏电。

那1nm甚至更先进的晶体管，还能怎么做？学术界和工业界有几条路线。第一条是GAA（全环绕栅极，也叫环栅），把沟道做成一根纳米线或者纳米片，栅极从四面八方把沟道围起来，控漏能力比FinFET还强，三星的3nm、台积电的2nm走的就是GAA路线。第二条是用二维材料代替硅，比如过渡金属硫化物（MoS₂这些），它们的载流子输运只发生在几个原子层的厚度里，就算沟道做到1nm以下，理论上也不会像硅那样漏电太严重，很多实验室里做出的"1nm晶体管原型"，用的就是二硫化钼这类二维材料做沟道。第三条是CFET（互补场效应晶体管），把NMOS和PMOS一上一下叠起来，靠增加密度而不是缩小单个尺寸来延续摩尔定律。

实验室做成一个1nm晶体管器件，距离大规模量产还有十万八千里。第一个问题是材料和工艺的一致性，实验室里用电子束光刻一颗一颗做器件，成功率10%就能发论文了，但量产要求一整片晶圆几十亿颗晶体管全是好的，良率要在90%以上。第二个问题是成本，先进制程的Fab造价已经到几百亿美元量级了，3nm、2nm的流片费用几百万美元起步，光研发投入就是天文数字。第三个问题是功耗和散热，晶体管密度做到一定程度之后，单位面积的功率密度会高到根本散不出去，也就是所谓的"功率墙"，这是比尺寸缩小更难解决的瓶颈。

所以看到"1nm晶体管诞生"这种新闻，理性的解读应该是：学术界又在先进器件上往前推进了一步，给摩尔定律续命的路线图上又多了一条候选路径。它不会立刻变成量产芯片，中间还有材料、工艺、设备、成本、散热、良率这些大山要翻，没有个十年八年是不可能真正走进你我手机里的。但反过来说，正是因为这么多实验室前赴后继地在5nm、3nm、1nm、甚至亚1nm器件上摸爬滚打，我们才能享受到一年比一年强的消费电子产品。摩尔定律的物理极限总会来，但至少现在，工程师们还在一条接一条地给自己铺路。